下面就是小编给大家带来的基于uPSD323X的EPP增强并口的接口技术，本文共9篇，希望能帮助到大家!
篇1：基于uPSD323X的EPP增强并口的接口技术
基于uPSD323X的EPP增强并口的接口技术
摘要：系统介绍EPP增强并口接口协议，简要介绍ST公司uPSD323X系列器件的特点及其开发环境PSDsoftEXPRESS;从硬件电路和软件编程两个方面，详细介绍使用uPSD323X系列器件实现EPP增强并口接口的设计方法。关键词：EPP增强并口uPSD323XPSDsoftEXPRESS
引言
在IBM公司推出PC机时，并行端口已经是PC机的一部分。并口设计之初，是为能代替速度较慢的串行端口驱动当时的高性能点阵式打印机。并口可以同时传输8位数据，而串口只能一位一位地传输，传输速度慢。随着技术的进步和对传输速度要求的提高，最初的标准并行端口即SPP模式的并行端口的速度已不能满足要求。1994年3月，IEEE1284委员会颁布了IEEE1284标准。IEEE1284标准提供的在主机和外设之间的并口传输速度，相对于最初的并行端口快了50――100倍。IEEE1284标准定义了5种数据传输模式，分别是兼容模式、半字节模式、字节模式、EPP模式和ECP模式。其中EPP模式、ECP模式为双向传输模式。EPP模式比ECP模式更简洁、灵活、可靠，在工业界得到了更多的实际应用。本文介绍的一种基于uPSD323X的EPP增强并口的设计核心是，使用uPSD323X内部的CPLD实现EPP接口。
1EPP接口协议介绍
EPP（EnhancedParallelPort,增强并行端口）协议最初是由Intel、Xirocm、Zenith三家公司联合提出的，于1994年在IEEE1284标准中发布。EPP协议有两个标准：EPP1.7和EPP1.9.EPP接口控制信号由硬件自动产品，整个数据传输可以在一个ISAI/O周期完成，通信速率能达到500KB/s――2MB/s.
EPP引脚定义如表1所列。
表1EPP接口引脚定义
对应并口引脚EPP信号方向
说明
1nWrit输出指示主机是向外设写（低电平）还是从外设读（高电平）2――9Data0――7输入/输出双向数据总线10Interrupt输入下降沿向主机申请中断11nWait输入低电平表示外设准备好传输数据，高电平表示数据传输完成12Spare输入空余线13Spare输入空余线14nDStrb输出数据选通信号，低电平有效15Spare输入空余线16Ninit输出初始化信号，低电平有效17nAStrb输出地址数据选通信号，低电平有效18――25GroundGND地线
1.1EPP接口时序
EPP协议定义了4种并口周期：数据写周期、数据读周期、地址写周期和地址读周期。数据周期用于计算机与外设间传送数据；地址周期用于传送地址、通道、命令、控制和状态等辅助信息。图1是EPP数据写的时序图。图1中，nIOW信号实际上在进行EPP数据写时并不会产生，只不过是表示所有的操作都发生在一个I/O周期内。在t1时刻，计算机检测nWait信号，如果nWait为低，表明外设已经准备好，可以启动一个EPP周期了。在t2时刻，计算机把nWrite信号置为低，表明是写周期，同时驱动数据线。在t3时刻，计算机把nDataStrobe信号置为低电平，表明是数据周期。当外设在检测到nDataStrobe为低后读取数据并做相应的数据处理，且在t4时刻把nWait置为高，表明已经读取数据，计算机可以结束该EPP周期。在t5和t6时刻，计算机把nDataStrobe和nWrite置为高。这样，一个完整的EPP数据写周期就完成了。如果就图1中的nDataStrobe信号换为nAddStrobe信号，就是EPP地址写周期。
图2是EPP地址读周期。与EPP写周期类似，不同的是nWtrite信号置为高，表明是读周期，并且数据线由外设驱动。
从EPP读、写周期可以看出，EPP模式的数据传输过程是一个信号互锁的过程。以EPP写周期为例子，当检测到nWait为低后，nDataStrobe控制信号就会变低，nWait状态信号会由于nDataStrobe控制信号的变低为而高。当计算机检测到
nWait状态信号变高后，nDataStrobe控制信号就会变高，一个完整的EPP写周期结束。因此，EPP数据的传输以接口最慢的设备来进行，可以是主机，也可以是外设。
1.2EPP增强并口的定义
EPP增强并口模式使用与标准并口（SPP,StandardParalledPort）模式相同的基地址，定义了8个I/O地址。基地址+0是SPP数据口，基地址+1是SPP状态口，基地址+2是SPP控制口。这3个口实际上就是SPP模式下的数据、状态和控制口，保证了EPP模式和SPP模式的软硬件兼容性。
基地址+3是EPP地址口。这个I/O口中写数据将产生一个连锁的EPP地址写周期，从这个I/O口中读数据将产生一个连锁的EPP地址读周期。在不同的EPP应用系统中，EPP地址口可以根据实际需要设计为设备选择、通道选择、控制寄存器、状态信息等。给EPP应用系统提供了极大的灵活性。
基地址+4是EPP数据口。向这个I/O口中写数据将产生一个连锁的EPP数据写周期，从这个I/O口读数据将产生一个连锁的.EPP数据写周期。基地址+5――+7与基地址+4一起提供对EPP数据口的双字操作能力。EPP允许主机在此个时钟周期内写1个32位双字，EPP电路再把32位双字拆为个字节依次从EPP数据口中送出去。也可以用其所长6位字方式进行数据传送。
由于EPP通过硬件自动握手，对EPP地址口和EPP数据口的读写操作都自动产生控制信号而无需软件生成。
2uPSD323X及其开发环境PSDsoftEXPRESS
ST公司的uPSD323X是带8032内核的Flash可编程系统器件，将于8032MCU、地址锁存器、Flash、SRAM、PLD等集成在一个芯片内。其主要特点如下：具有在线编程能力和超强的保密功能；2片Flash保存器，1片是128K或者256K的主Flash存储器，另一片是32K的从Flash存储器；片内8K的SDRAM;可编程的地址解码电路（DPLD），使存储器地址可以映射到8032寻址范围内的任何空间；带有16位宏单元的3000门可编程逻辑电路（CPLD），可以实现EPP接口等及一些不太复杂的接口和控制功能；2个异步串口、I2C接口、USB接口、5通道脉冲宽度调节器、50个I/O引脚等。由于uPSD323X采用的是8032内核，因此可以完全得到KeilC51编程器的PSDsoftEXPRESS是ST公司针对PSD系列产品（包括uPSD）开发的基于Windows平台的一套软件开发环境。经过不断升级，目前最新版是PSDsoftEXPRESS7.9.它提供非常容易的点击设计窗口环境用户不需要自己编程，也不需要了解HDL语言，只有点击鼠标即可完成对地址锁存器、Flash、可编程逻辑电路等外设的所有配置和写入。它支持所有PSD器件的开发，使用PSDsoftEXPRESS工具对uPSD323X系列器件的可编程逻辑电路的操作简单、直观。PSDsoftEXPRESS工具可以在ST网站（www.st.com/psd）免费下载。
3用uPSD323X实现EPP接口设计
3.1硬件接口
EPP增强并口的速度最高可达到500KB/s――2MB/s,这对外设的接口设计提供了一个很高的要求，如果外设响应太慢，系统的整体性能将大大下降。用户可编程逻辑器件，系统的整体性能将大大降低。用户可编程逻辑器件，如FPGA（FieldProgrammableGatesArray,现场可编程门阵列）和CPLD（ComplexProgrammableLogicDevice,复杂可编程逻辑器件），可以实现EPP增强并口的接口设计，这种实现方案可以达到并口中的速度极限，并且保密性好。ST公司的uPSD323X内部集成了可编程逻辑电路（CPLD），因此使用uPSD323X可以很好地实现EPP增强并口的接口设计。
EPP接口（EPP1.7）外设硬件接口原理如图3所示。在本设计中，uPSD323X通过中断的方式接收PC机并口的数据，并且当外设准备好数据上传到PC机时，PC机采用的也是中断方式接收外设的数据。
在上述硬件电路的基于上实现EPP并口通信还需做两部分的工作：一部分工作是在PSDsoftEXPRESS工具中完成对CPLD的数据的锁存；另一部分工作是在KEILC51环境下编写中断服务程序，实现EPP数据的读取和发送。
图3
3.2对CPLD的编程及其实现数据锁存的过程
在PSDsoftEXPRESS工具中，将PA端口（EPPD0――EPPD7）配置成带有时钟上升沿触发的寄存器类型（PTclockedregister）的输入宏，PB0（nWait）配置成上升沿触发的D类型寄存器（D-typeregister）的输出宏，PB3（nWrite）、PB4（nDstrb）、PB2（nAstrb）配置成CPLD逻辑输入（logicinput）口。NDstrb信号和nAstrb信号各自取反再相与后的值作为输入宏单元和输出宏单元的时钟。上述对PA、PB端口的配置用方程式表示如下：
PORTAEQUATIONS:
=======================
!EPPD7_LD_0=nAstrb&nDstrb;
EPPD0.LD=EPPD3_LD_0.FB;
!EPPD3_LD_0=nAstrb&nDstrb;
EPPD1.LD=EPPD3_LD_0.FB;
!nWait_C_0=nAstrb&nDstrb;
EPPD2.LD=EPPD3_LD_0.FB;
EPPD3.LD=EPPD3_LD_0.FB;
EPPD4.LD=FPPD7_LD_0.FB;
EPPD5.LD=EPPD7_LD_0.FB;
EPPD6.LD=EPPD7_LD_0.FB;
EPPD7.LD=EPPD7_LD_0.FB;
PORTBEQUATIONS:
=======================
nWait.D:=1;
nWait.PR=0;
nWait.C=nWait_C_0.FB;
nWait.OE=1;
nDstrb.LE=1;
nAstrb.LE=1;
EPP数据的锁存过程如下：以计算机向外设传输数据（即EPP数据写周期）为例子，计算机首先检测nWait信号，如果nWait为低计算机把nWrite信号置为低，表明是写周期，同时将数据放到数据总线上，然后置低nDstrb信号。此时，nDstrb信号会出现一个上升沿，此上升沿会将PA端口的数据锁存到输入宏；同时，此上升沿使nWait信号变高，表示外设正忙阻计算机发数年。当计算机检测到nWait信号为高后就会将数据握手信号nDstrb变高，EPP数据写周期结束。上述EPP数据的锁存和nWait握手信号的产生都由硬件产生，因此数据传输速度快。整个数据传输过程可以在一个I/O周期内完成，锁存到输入宏的数据的读取和nWait信号的清除则在外部中断0服务程序软件完成。
3.3中断服务程序的功能描述及流程
由硬件原理图可以看出，EPP并口的nDstrb和nAstrb信号线分别连到uPSD323X的外部中断定和外部中断1引脚。当发生EPP数据读写时，nDstrb信号就会产生一个下降沿，引起外中断定中断。当发生EPP地址读写时，nAstrb信号就会产生一个下降沿，引起外中断1中断。外部中断0和外部中断1的中断服务程序的功能是相同的，只不过前者接收或发送的是数据而后者是地址、命令等。以外部中断0的中断服务程序为例，详细介绍数据正向传输（计算机向外设发送数据）和反向传输（外设向计算机传送数据）时中断服务程序的功能。外部中断0中断服务程序流程如图4所示。
（1）数据正向传输
当发生EPP数据写周期时，即数据正向传输时，计算机首先检测nWait信号。如果nWait为低，表示外设已准备好接收数据。计算机把nWrite信号置为低，表明是写周期，同时将数据放到数据总线上，然后置低nDstrb.NDstrb信号就会产生一个下降沿，此下降沿一方面将PA端口的数据锁存到输入宏并使nWait信号变高，表示外设正忙另一方面引起外部中断0中断，在外部中断0的中断服务程序中读取输入宏锁存的数据，然后将nWait信号清零通知计算机现在外设已经准备好可以再次接收数据了。
（2）数据反向传输
外设准备好数据需要上传到计算机时，uPSD323X就会将数据放到PA端口，同时置低Intr信号线，向计算机申请一个中断，计算机中由一个硬件驱动程序来处理并口的硬件中断。驱动程序在并口中断服务程序中，通过读取EPP数据口获得外设上传的数据。由于EPP接口的握手信号由硬件产生，当计算机读取EPP数据口时同样会检测nWait信号。如果nWait为低，计算机把nWrite信号置高，表明是读周期，然后置低nDstrb,nDstrb信号就会产生一个下降沿。此下降沿使nWait信号变高，同时引起uPSD323X外部中断定中断。在外部中断0的中断服务程序中，为确保计算机将PA端口的数据取走，需不断检测nDstrb是否为高。当nDstrb为高时，表示计算机已将PA端口听数据读走，然后中断服务程序将nWait置低，EPP数据读周期结束。
结语
本文系统地介绍了EPP增强并口协议，并给出使用ST公司的uPSD323X系列器件实现EPP增强并口的接口方法。此方案不需要外接门电路，保密性好，成本低。
篇2：基于uPSD323X的EPP增强并口的接口技术
基于uPSD323X的EPP增强并口的接口技术
摘要：系统介绍EPP增强并口接口协议，简要介绍ST公司uPSD323X系列器件的特点及其开发环境PSDsoft EXPRESS；从硬件电路和软件编程两个方面，详细介绍使用uPSD323X系列器件实现EPP增强并口接口的设计方法。关键词：EPP增强并口 uPSD323X PSDsoft EXPRESS
引言
在IBM公司推出PC机时，并行端口已经是PC机的一部分。并口设计之初，是为能代替速度较慢的串行端口驱动当时的高性能点阵式打印机。并口可以同时传输8位数据，而串口只能一位一位地传输，传输速度慢。随着技术的进步和对传输速度要求的提高，最初的标准并行端口即SPP模式的并行端口的速度已不能满足要求。1994年3月，IEEE 1284委员会颁布了IEEE 1284标准.IEEE 1284标准提供的在主机和外设之间的并口传输速度，相对于最初的`并行端口快了50～100倍。IEEE 1284标准定义了5种数据传输模式，分别是兼容模式、半字节模式、字节模式、EPP模式和ECP模式。其中EPP模式、ECP模式为双向传输模式。EPP模式比ECP模式更简洁、灵活、可靠，在工业界得到了更多的实际应用。本文介绍的一种基于uPSD323X的EPP增强并口的设计核心是，使用uPSD323X内部的CPLD实现EPP接口。
1 EPP接口协议介绍
EPP(Enhanced Parallel Port,增强并行端口)协议最初是由Intel、Xirocm、Zenith三家公司联合提出的，于1994年在IEEE1284标准中发布。EPP协议有两个标准：EPP1.7和EPP1.9。EPP接口控制信号由硬件自动产品，整个数据传输可以在一个ISA I/O周期完成，通信速率能达到500KB/s～2MB/s。
EPP引脚定义如表1所列。
表1 EPP接口引脚定义
对应并口引脚EPP信号方 向说 明
1nWrit输出指示主机是向外设写（低电平）还是从外设读（高电平）2～9Data0～7输入/输出双向数据总线10Interrupt输入下降沿向主机申请中断11nWait输入低电平表示外设准备好传输数据，高电平表示数据传输完成12Spare输入空余线13[1] [2] [3] [4] [5] [6]
篇3：用68HC908GP32单片机实现EPP增强并口的接口技术
用68HC908GP32单片机实现EPP增强并口的接口技术
摘要：本文介绍了计算机并口的几种操作模式，给出了实现EPP接口设计的几种方案；着重介绍用Motorola公司的68HC908GP32单片机实现EPP接口设计，并给出了一个GP32单片机实现的数据采集系统的设计方案。关键词：EPP增强并口单片机68HC908GP32
一、计算机并口操作模式概述
1.SPP模式
SPP（StandardParallelPort）模式即标准并口模式，是为打印输出而设计的。数据由计算机单向输出，不能用数据线进行数据输入，要做数据输入只能利用状态线。并口状态线只有5根，所以每个字节要分两次输入，再拼装为一个完整的字节。SPP模式速度较低，对硬件的要求不高，适用于低速的应用场合，如打印机、软件狗等。
2.PS/2模式
IBM公司引进了PS/2设计后开始支持并口的双向数据传输。PS/2模式和SPP模式兼容。它没有改变标准并口的信号定义，也没有改变并口接插件的引脚定义，而是通过一个方向控制位来设置并口的数据方向：如果设置为输出，PS/2模式就和SPP模式完全相同；如果设置为输入，则从并口数据线上每次可以读取一个字节的数据。同时，PS/2模式的总线控制功能提高了并口的速度。
无论是SPP模式还是PS/2模式，数据通信信度都不高。原因在于并口本身的I/O速度不高（只有100～400KB/s）。另一方面，每次数据传输都要通过I/O操作进行软件数据交换。通常情况下，一次互锁数据交换的数据传输至少需要5次I/O操作，才能保证进序的完整性。这两方面因素使SPP模式和PS/2模式只能用于速度较低的应用领域。
3.EPP模式
EPP（EnhancedParallelPort）增强并口模式支持并口和外设间的双向数据交换，速度能够达到1～2MB/s。增强并口通过精密的逻辑界面和明确定义的电气参数保证了数据传输的速度和准确性。
4.ECP模式
ECP（ExtendedCapabilitiesPort）模式，即扩展功能和模式，其性能更高。ECP模式有16个字节的FIFO，并且支持DMA功能。在不降低系统性能的前提下减轻计算机CPU的负担，提高了应用系统的整体性能。更为重要的是，ECP模式把其他几种并口模式都纳入了ECP模式的定义中。ECP模式定义了ECR扩展控制寄存器，可以把并口的.操作模式设置为SPP，PS/2，EPP或者ECP，从而构成一个完整的并口系统。
SPP模式、PS/2模式和EPP模式都是主从式结构，数据传输双方是一种不对等的关系。数据传输只能由计算机来启动，外设不能启动数据传输。如果外设要进行数据传输，它只能向计算机提出中断申请，然后由计算机启动数据传输。ECP模式则不是主从式结构，数据传输的双方都可以启动数据传输。ECP模式可以用于计算机之间的互联，而EPP模式则不能。
虽然ECP并口模式的性能比EPP高，但是ECP模式不太容易实现，大部分的设计者都采用了EPP模式来设计自己的应用系统。EPP模式比ECP模式更简洁，灵活，可靠，在工业界得到了更多的实际应用。
二、EPP增强并口的实现方案
1.EPP增益并口时序
EPP协议定义了4种并口周期：数据写周期、数据读周期、地址写周期和地址读周期。数据周期用于计算机和外设间传送数据；地址周期用于传送地址、通道、命令、控制和状态等辅助信息。图1是EPP数据写的时序图，图中的nIOW信号实际上在进行EPP数据写时并不会产生，只不过是表示所有的操作都发生在一个I/O周期内。在t1时刻，计算机检测nWAIT信号，如果nWAIT为低，则表明外设已经准备好，可以启动一个EPP周期了。在t2时刻，计算机把nWRITE信号置为低，表明是写周期，同时驱动数据线。在t3时刻，计算机把nDataStrobe信号置为低，表明是数据周期。外设在检测到nDataStrobe为低后读取数据并做相应的数据处理。在t4时刻把nWAIT置为高，表明已经读取数据，计算机可以结束该EPP周期。在t5和t6时刻，计算机把nDataStrobe和nWRITE置为高。这样，一个完整的EPP数据写周期就完成了。图1中的nDataStrobe信号如果换为nAddStrobe信号，就是EPP地址写周期。图2是EPP地址读周期。与EPP写周期类似，只不过是由外设来驱动数据线。
EPP时序还包括初始化、中断申请等，可以查阅参考文献1获得详细的时序图及时序说明。
2.EPP增益并口的逻辑界面
EPP增强并口模式使用与标准并口模式相同的基地址，定义了8个I/O地址。基地址+0是SPP数据口，基地址+1是SPP状态口，基地址+2是SPP控制口。这3个口实际上就是SPP模式下的数据、状态和控制口，这样保证了EPP模式和SPP模式的软硬件兼容性。
基地址+3是EPP地址口，向这个I/O口中写数据将产生一个连锁的EPP地址写周期，从这个I/O口中读数据将产生一个连锁的EPP地址读周期。在不同的EPP应用系统中，EPP地址口可以根据实际需要设计为设备选择、通道选择、控制寄存器、状态信息等，给EPP应用系统提供了极大的灵活性。
基地址+4是EPP数据口，向这个I/O口中写数据将产生一个连锁的EPP数据写周期，从这个I/O口读数据将产生一个连锁的EPP数据读周期。基地址+5～+7与基地址+4一起提供地EPP数据口的双字操作能力。EPP允许主机在1个时钟周期内写1个32位双字，EPP电路再把32位双字拆为4个字节依次从EPP数据口中送出去。也可以用16位字方式进行数据传送。
3.EPP增强并口外设的硬件实现方案
EPP增强并口的速度可以达到1～2MB/s，这对外设的接口设计提出了一个很高的要求。如果外设响应太慢，则系统的整体性能将大大下降。EPP接口设计方案是整个EPP应用系统整体性能的关键。
（1）门电路实现
这种实现方案可以实现基本的接口，但是无法对地址周期作出具体的处理。门电路实现方案的最大缺点是缺乏基本的灵活性，并且没有任何的保密措施。设计方案的任何改动都要重新设计整个接口系统。因此，不推荐使用这种实现方案。
（2）可编程逻辑器件实现
用户可编程逻辑器件如FPGA和CPLD可以实现EPP增强并口的接口设计。这种实现方案可以达到并口的速度极限，并且提供了很大的灵活性。FPGA容量大、功耗低、寄存器资源丰富，可以把EPP应用系统的其他复杂接口和控制都做在一个芯片中。缺点是每次使用前FPGA都需要配置，并且FPGA抗干扰能力差，在恶劣的环境中容易丢失配置信息。CPLD容量较小，功耗较大，寄存器资源匮乏，可以实现EPP接口及一些不太复杂的接口和控制功能。CPLD用EEPROM或者FLASH来保存配置信息，掉电不丢失。可编程逻辑器件是EPP应用系统优先选用的实现方案。
（3）DSP实现
DSP的指令周期短，CPU运行速度快，也可以用来实现EPP增强并口的接口设计。但是DSP本身是用来做运算的，接口控制指令的运行效率不高，接口速度不如可编程逻辑器件实现方案的速度。如果EPP应用系统要求有比较强的运算能力，用DSP来实现整个应用系统的接口和运算功能是一个比较合适的选择。
（4）单片机实现
用单片机来实现EPP接口似乎有些不可思议，因为单片机的速度比较慢，并且指令的执行是串行的，不能像CPLD或者FPGA那样把一个大任务分成几个独立的小任务并行处理。作者原来一直用可编程逻辑器件实现EPP接口设计，认为单片机不可能实现EPP接口设计。在了解了Motorola公司的68HC908GP32（简称GP32）单片机卓越的超频性能后才用GP32单片机实现EPP接口设计。实践表明，GP32单片机可以很好地完成EPP接口任务，性能完全能够满足计算机和外设双方的要求。GP32单片机丰富的外高和高效率的I/O指令系统弥补了速度慢的不足。如果考虑一个EPP应用系统的整体功能，用单片机来实现接口和控制功能是性价比最高的实现方案。
三、用68HC908GP32单片机实现EPP接口设计
1.68HC908GP32单片机功能概述
68HC908GP32是Motorola公司推出的68HC08系列单片机。GP32采用68HC08CPU，其性能是68HC05CPU的5～10倍。GP32有32KB的FLASH闪速存储器，具有在线编程能力和超强的保密功能；有512字节的RAM、增强型串行通信口SCI、串行外设接口SPI；有两个16位双通道定时器接口，每个通道可以选择为输入捕获、输出比较或PWM，其定时时钟可为内部总线的1，2，4，8，16，32和64分频；有8路8位A/D转换器、8位键盘唤醒口、29根通用I/O引脚。系统保护特性为：计算机工作正常（COP）复位、低压检测复位、非法指令检测复位及非法地址检测复位。
2.GP32的时钟发生模块
GP32有时钟发生模块，利用32kHz晶振和片内PLL（锁相环）电路可以产生高达19.5MHz的工作频率。一般的单片机不能超频运行，否则会因为读代码错误、代码运行错误、芯片发热等因素导致芯片不能正常运行，频繁死机，甚至会烧毁芯片。GP32的CPU正常情况工作在8MHz频率下，但是在2.4倍额定频率下还能够稳定运行。作者做过一个实验，GP32工作在19.5MHz下，在实验室环境中稳定运行了90h，在电力系统动态模拟实验室的直流发电机电刷附近稳定运行了90min，运行过程中没有出现过意外的死机现象。实验表明，GP32单片机是可以长期超频工作的。
3.用GP32单片机实现EPP增强并口的接口设计
EPP增强并口定义了8根数据线、2根状态线和3根控制线。用GP32的双向I/O线可以直接和EPP的信号线相连，GP32单片机有足够的驱动能力来驱动并口信号。
软件设计是用GP32单片机实现EPP接口设计的关键。为了保证通信速度，必须对GP32单片机的指令进行优化，选择那
些执行速度快的指令；同时采用合理的数据流控制方法，既要保证通信的快速性，又要保证通信数据的正确性。例如，以数据包的方式传送大批量的数据，并以数据包为单位处理数据。
在19.5MHz的工作频率下，GP32实现的EPP增强并口可以达到400KB/s的通信速度。如果降低GP32的工作频率，则通信速度成比例地降低，但是最低不能低于100B/s，否则会因外设响应太慢而导致通信失败。
四、用GP32单片机实现的数据采集板
GP32单片机有8路8位的AD转换器，可以胜任一些要求低采样速度、低分辨率的应用场合。作者设计了一个采用GP32单片机实现的数据采集系统，电路图如图3所示。U1是GP32单片机，JAD是模拟信号输入接口，PARAPORT是并口，C1，C2，C3，X1，RB是Rs一起构成了GP32单片机锁相环电路。
通过计算机可以设置A/D转换的通道、启动条件，能够启动或者停止A/D采样。GP32有512字节的片内RAM，其中的384字节设定为A/D转换的缓冲器，其余的RAM用做堆栈和变量。如果A/D转换缓冲器已经满256字节，则GP32单片机向计算机发送一个中断，计算机用EPP并口协议读取A/D转换的数据。
计算机中由一个硬件驱动程序来处理并口的硬件中断。驱动程序在并口中断服务程序中通过EPP并口读取A/D转换的结果，并且向RING3的应用程序发送消息通知应用程序读取数据。应用程序对数据做进一步的分析和处理，如图形显示、数据文件的存取等。
篇4：用68HC908GP32单片机实现EPP增强并口的接口技术
用68HC908GP32单片机实现EPP增强并口的接口技术
摘要：本文介绍了计算机并口的几种操作模式，给出了实现EPP接口设计的几种方案；着重介绍用Motorola公司的68HC908GP32单片机实现EPP接口设计，并给出了一个GP32单片机实现的数据采集系统的'设计方案。关键词：EPP 增强并口 单片机 68HC908GP32
一、计算机并口操作模式概述
1.SPP模式
SPP（Standard Parallel Port）模式即标准并口模式，是为打印输出而设计的。数据由计算机单向输出，不能用数据线进行数据输入，要做数据输入只能利用状态线。并口状态线只有5根，所以每个字节要分两次输入，再拼装为一个完整的字节。SPP模式速度较低，对硬件的要求不高，适用于低速的应用场合，如打印机、软件狗等。
2.PS/2模式
IBM公司引进了PS/2设计后开始支持并口的双向数据传输。PS/2模式和SPP模式兼容。它没有改变标准并口的信号定义，也没有改变并口接插件的引脚定义，而是通过一个方向控制位来设置并口的数据方向：如果设置为输出，PS/2模式就和SPP模式完全相同；如果设置为输入，则从并口数据线上每次可以读取一个字节的数据。同时，PS/2模式的总线控制功能提高了并口的速度。
无论是SPP模式还是PS/2模式，数据通信信度都不高。原因在于并口本身的I/O速度不高（只有100～400KB/s）。另一方面，每次数据传输都要通过I/O操作进行软件数据交换。通常情况下，一次互锁数据交换的数据传输至少需要5次I/O操作，才能保证进序的完整性。这两方面因素使SPP模式和PS/2模式只能用于速度较低的应用领域。
3.EPP模式
EPP（Enhanced Parallel Port）增强并口模式支持并口和外设间的双向数据交换，速度能够达到1～2MB/s。增强并口通过精密的逻辑界面和明确定义的电气参数保证了数据传输的速度和准确性。
4.ECP模式
ECP（Extended Capabilities Port）模式，即扩展功能和模式，其性能更高。ECP模式有16个字节的FIFO，并且支持DMA功能。在不降低系统性能的前提下减轻
[1] [2] [3] [4] [5]
篇5：增强并口EPP与DSP接口的设计增强并口EPP与DSP接口的设计
增强并口EPP与DSP接口的设计增强并口EPP与DSP接口的设计
摘要：提出用计算机的EPP协议与ADSP2181的IDMA口进行快速通信的设计方法。该接口的核心是可编程逻辑器件EPLD，只需要修改EPLD的逻辑就可以满足各种不同设计的要求，因此具有很强的通用性。关键词：增强并行口（EPP）ADSP2181EPLD
利用计算机进行数据采集与控制一直都是研究的热点。大部分数据采集与控制系统都是做成插卡的形式；然而，对于日益普及应用的笔记本电脑而言，由于没有提供扩展插槽，不能够直接做成插卡的形式，因此就需要充分利用笔记本提供的外围接口，例如并口、串口等来实现。由于串口速度的限制，对于速度比较高的数据采集与控制系统，往往采用计算机的并口。这几年在国内已经有很多大在做利用增强型并行口（EPP）与外界进行通信这方面的工作，但大部分都是与一些简单外围电路的通信与控制（例如FIFO、A/D转换器），很少有人涉及到与DSP的通信。我们所设计的并口与ADSP2181的接口，为和外围复杂电路进行通信提供了一种途径。
一、EPP并口
最常见的计算机并口模式是SPP模式（标准并行口）。该模式数据传输是单向的，如果要完成数据的输入就不得利用状态线。故读入一个数据就需要进行好几次的I/O读周期，因此传输速度就不可能做到很高，仅能做到150KB/s。其外围设计电路并不比EPP简单，因此SPP在数据采集与控制系统中很少应用。
1992年，intel、Xicom与Zenith公司共同制定了EPP1.7标准，并在随后的时间里对该增值修订与完善。对于EPP标准而言，现在主要有EPP1.7与EPP1.9两种标准；对于用户而言，它们在具体的应用中并没有什么不匹配的地方。
EPP协议与标准并行口兼容而且能够完成双向数据传输的协议。它提供了四种数据传送周期：数据读周期、数据写周期、地址读周期、地址写周期。数据周期一般用于主机与外设之间进行数据传送；地址周期一般用于传送地址、通道、命令和控制等信息。在实际操作中，两者并没有太大的区别。几乎可以把地址周期看到另外一种的数据周期。仅有的区别将在后面说明。
表1给出了EPP协议中各引脚的信号的定义与描述。
表1EPP中各引脚的定义与描述
EPP信号名EPP信号方向EPP信号描述对应并口引脚Nwrite输出低电平写，高电平读1Ndatastb输出低有效，进行数据读写14Naddstb输出低有效，进行地址读写17Ninit输出低有效，得置外设16Intr输入外设断，外设对机产生中断请求10Nwait输入低有效，外设响应信号11AD[0..7]双向双向数据/地址总线2～9用户定义输入用户可灵活定义12用户定义输入用户可灵活定义13用户定义输入用户可灵活定义15
图1是EPP数据读周期的时序图。读操作是在一个I/O周期内完成的。这就是说用EPP传输数据，可以达到500KB～2MB/s的传输速率。由于Nwait是互锁形式的握手信号，故数据的传输以接口的最慢的设备来进行，可以是主机，也可以是外设。因此设计外围电路就比较灵活。
EPP模式是在BIOS里进行设置的。需要设置的主要是基地址以及中断号。基地址最好设置成378H或278H，而不要设置成3BCH，因为3BFH后面的端口可能为其它设备所占用。EPP共有8个I/O地址端口（假如基地址为378H）；378H为SPP的数据口；379H为SPP的状态口；37AH为控制口；37BH为地址读写口；37HC为数据读写口；37DH～37FH可以由用户定义，主要用作16bit与32bitI/O数据读写辅助口。通过对端口基地址+4的I/O读写就可以产生EPP的数据读写周期，对基地址+3的I/O读写就可以产生EPP的地址读写周期。夺址读写周期与数据读写周期的主要区别就是数据读写可以做32bit与16bit的I/O读写，而地址读写周期只能够做8bit的I/O读写（主要因为它没有辅助的端口）。在C语言里面，可以用端口读写函数outportb、inportb()、outport()、inport()来实现EPP的读写操作，相应的控制信号由计算机自动产生。
二、ADSP2181的IDMA接口
ADSP2181是AD公司制造的'ADSP21XX定点DSP系列的一种。它的指令周期为30ns，足以满足信号的实时处理。它内部有16MB的程序存储区（PM）与16MB的数据存储区（DM）。外围接口可以通过IDMA与I/O的方式对存储区进行访问。其IDMA操作的最大优点IDMA的读写操作并不影响ADSP2181程序的运行。但是需要注意的是ADSP2181与外设不能够同时对同一个存储区进行读写，否则，会引起数据紊乱。
IDMA端口主要有以下几个信号线：nIRD(输入、读选通)、nIWR(输入、写选通)、nIS(输入、IDMA选通)、IAL（输入、地址锁存使能）、IDA0～15（地址/数据复用线）、nIACK(输出、DSP响应信号)。
IDAM读写的初始地址与存储区的类型由ADSP2181内部专门的寄存器来控制。每进行一次读写，则该初始地址就自动加1。该寄存器呵以由ADSP2181来设置，也可以由外设电路通过IDMA操作来完成。
IDMA读周期的时序图如图2所示。IDMA写周期的时序图如图3所示。需要注意的是在IDMA读周期中，nIWR为高电平，IAL为低电平，在IDMA写周期时序中，nIRD为高电平，IAL为低电平。
三、接口电路以及整体设计的考虑
图4是我们设计的接口电路框图。并口控制线包括Ndatastb、Naddstb、Ninit；DSP控制线包括nIS、nWRITE、nREAD、IAL。
其中可编程逻辑器件是该电路的核心器件。由于并口只能进行8bit的读写操作，而ADSP2181是16bit的总线，因此若要进行通信，必须设计好组合逻辑。如果采用分立元件，则电路比较复杂，调试起来比较麻烦，并且电路固定好以后，不可能进行其它方式的通信；而采用可编程逻辑器件EPLD，只需要修改器件的逻辑与更改外部引脚的定义就可以实现其它传输协议，如ECP或者其它并口的通信，并且调试起来也比较方便。
我们所选用的可编程逻辑器件是Altera公司的EPM7128S系列。它有2500个可用门，128个宏单元、2个全局时钟，可以完成EPP与ECP电路的逻辑设计。同时支持在线编程，可以很方便地对程序进行下载。该器件用MAXPLUSII系列的软件进行编程，这种软件支持图形、语言等多种设计文件。
由于采用可编程器件，因此电路还可以采用ECP协议。ECP协议支持DMA的传输方式。最主要的是在进行大批量的数据传输的时候可以节省很多系统资源；但在传输速度上并没有大的提高。该协议设计起来比EPP协议复杂很多，需要开发相应的硬件驱动程序。因此在我们设计的电路中，仍然采用EPP协议来实现。
四、EPP并口传输速度的测试
读写程序是用VxD编写的。VxD(VirtualDeviceDriver)是用来扩展Windows操作系统功能的程序，也是一个管理硬件设备或者已安装软件等系统资源的32位可执行程序，并可以使得几个应用程序同时使用这些资源。Windows通过使用VxD允许基于Windows的应用程序实现多任务。VxD在与Windows的连接工作中处理树熊怕，并在不影响其它应用程序执行的情况下为特定的应用程序执行I/O操作。由于设备接收工作中处理中断，并在影响其它应用程序执行的情况下为特定的应用程序执行I/O操作。
测试结果如表2所列。
表2各种方式读速率的比较
方式1（字节读写）方式二（字读写）方式三（双字读写）方式四（字读写）平均速率/（KB/s）8509501050800
方式一：VxD编程中以字节来读；
方式二：VxD编程中以字来读；
方式三：VxD编程中以双字来读；
方式四：用C语言的inport()函数进行读写。
由于我们只关心从DSP中读的速率，从表2中看出可以做到1050KB/s的速率，基本满足我们要求。对于用C语言来编写并口操作的程序可以通过嵌套汇编来提高传输速度。
总结
采用EPP协议设计计算机与外设的通信是一种新颖的设计方法。在设计电路时采用可编程器件来设计控制逻辑将是电子设计的一个趋势，将使电路的扩充性与灵活性得到很大的提高。
篇6：分辩率增强技术
是指在成本不过多增加的情况下，提高打印机输出质量的一项技术，通过这种技术可以增加标准分辨率的横向指标，分辨率提高了，打印效果也有相应提高，
分辩率增强技术
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篇7：计算机接口技术求职信
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此致
敬礼！
求职人：XXX
XX年X月X日
篇8：混合逻辑电平的接口技术
混合逻辑电平的接口技术
摘要：介绍了3.3V和5.0V逻辑电平、RS-232C逻辑电平、LVDS信号的电特性，讨论了它们相互间的接口技术。关键词：接口 逻辑电平电源变换
在功耗低、体积小的便携式设备（蜂窝电话、PDA、笔记本电脑、数字相机等）的应用需求驱动下，越来越多的半导体器件采用低电压设计技术，很多半导体器件制造厂家纷纷推出3．3V和2．5V等一系列超低功耗集成电路。这样使很多低电压逻辑标准得以广泛应用。在新一代的银行终端、教育终端等产品的设计过程中，为了降低成本、保持与终端外设的兼容性，还需要在同一系统中采用许多不同逻辑标准的器件，因此在同一系统中不可避免地存在不同供电电压的模块。如何解决不同的逻辑电平信号间的接口问题，就成了硬件工程师面临的关键技术。本文结合TFT彩色液晶网络终端的设计，详细介绍了几种逻辑电平信号的接口特性，并讨论了它们之间的接口技术。
1 DC／DC电源变换
传统的线性稳压器，如LM117系列都要求输入电压比输出电压高3V以上，否则不能正常工作，同时传统的线性稳压器转换效率低，发热量大，所以LM117系列已经不能满足低功耗小体积的应用系统的电源设计要求。电池供电的便携式设备，对于电源转换效率和散热要求更高，所以必须寻求其他的解决方案。
TFT彩色液晶网络终端主板涉及大量的5．0V和3．3V逻辑信号，必须有5．0V和3．3V两个供电模块。为了与其它系列终端的外置电源兼容，这里采用国家半导体公司的LM2576从12V变换到5V，再采用MICREL公司的MIC5207(或Linear公司的LT1086)从5V变换到3．3V。
LM2576是基于开关电源技术的低电压输出单片集成电路，内置52kHz的振荡电路，仅仅需要4个外围器件，电源转换效率高达77％，输出电流最大可达3A，发热量小,电磁辐射小，可靠性高。
面对低电压电源的需求，许多电源芯片公司推出了低压差线性稳压器LDO（Low Dropout Regulator）。这种电源芯片的压差可以低至0．2V～1．3V，可以实现5V转3．3V／2．5V、3．3V转2．5V／1．8V等要求。生产LDO的公司很多，如ALPHA、LT(Linear Technology)、NI(National semiconductor)、TI等。低压差线性稳压器MIC5207特别适合手持的电池供电设备，它有一个与COMS、TTL电平兼容的使能控制引脚，便于关断电源降低功耗，其外围电路也特别简单。
2 各种逻辑电平信号的电特性
在TFT彩色液晶网络终端系统中，中央处理器Intel PXA255的I／O端口是3．3V的CMOS结构；USB Host控制器SL811HS的I／O端口是3．3V的CMOS结构?熏兼容TTL电平；超级I／O控制器W83977ATF具有5．0V CMOS和5．0V TTL两种 I／O端口。它们的电平特性如表1所示。遵守同一逻辑电平标准的不同器件，端口的电特性可能略有不同，即使是同一器件，在不同环境下表现出的电特性也是不同的，所以在设计电路时，一定要具体情况具体分析。
表1中，VOH表示输出高电平的最小值；VOL表示输出低电平的最大值。表1VIH表示输入高电平的最小值；VIL表示输入低电平的最大值。表1列出了器件的常见电特性，有些集成电路略有差别。
表1 PXA255、SL811HS与W83977ATF I/O端口的电平特性
逻辑标准GNDVCCVOH(最小值)VOL（最大值）VIH(最小值)VIL(最大值)3.3V COMS0.0V3.3VVcc-0.1V(3.2V)0.4V0.8Vcc(2.64V）0.2Vcc(0.66V)3.3V TTL0.0V3.3V2.4V0.4V2.0V0.8V5.0V CMOS0.0V5.0V3.5V0.4V0.7Vcc(3.5V)0.3Voc(1.5V)5.0V TTL0.0V5.0V2.4V0.4V2.0V0.8V银行终端需要外接的串口设备多达8个以上，所以解决RS－232C串口与3．3V和5．0V逻辑电平接口也是TFT彩色液晶网络终端系统的一项重要技术（实达电脑公司有些终端的串口是TTL电平）。
RS－232C标准是美国EIA(电子工业联合会)与BELL等公司一起开发的、于1969年公布的通信协议，全称是EIA－RS－232C。它适于数据传输速率在0～20000bps的通信。这个标准对串行通信接口的有关问题，如信号线功能、电特性都作了明确规定。由于通信设备厂商都生产与RS－232C制式兼容的通信设备，因此，它作为一种标准，目前已在微机通信接口中广泛采用。
RS－232C采用负逻辑，规定＋3V～＋15V任意电压表示逻辑0（或信号有效），－3V～－15V任意电压表示逻辑1（或信号无效）。
目前生产TFT液晶显示屏的厂家主要有LG．PHILIPS、SAMSUNG、SHARP、NEC等。这些显示屏，有的是TTL电平接口，有的是LVDS接口。使用TTL电平接口，其有效距离仅为50cm?鸦如果是3．3V电平，传输距离更短。在终端应用中，一般是显示屏与主机结合为一体，但是也有显示屏远离主机的情况，所以这里简要介绍一下LVDS信号。目前LVDS技术在传输距离上有其局限性，一般应用在20m以下。
LVDS(Low Voltage Differential Signaling)是一种小振幅差分信号技术，使用非常低的幅度信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。LVDS在两个标准中定义：IEEE P1596．3(1996年3月通过)，主要面向SCI(Scalable Coherent Interface)；ANSI／EIA／EIA－644(1995年11月通过)，主要定义了LVDS的电特性，并建议了655Mbps的最大速率和1．823Gbps的无失真媒质上的理论极限速率。在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。
图1为LVDS的原理简图，其驱动器由一个恒流源（通常为3．5mA）驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗（几乎不会消耗电流），所以几乎全部的驱动电流将流经100Ω的终端电阻在接收器输入端产生约350mV的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“0”或“1”逻辑状态。
LVDS技术的恒流源模式低摆幅输出意味着LVDS具有很高的传输速度，能较好地抑制共模信号，并行的差分信号降低了周围的电磁干扰，CMOS工艺保证了较低的静态功耗。另外，由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS能比较容易应用于低电压系统中，如3．3V甚至2．5V，保持同样的信号电平和性能。LVDS也易于匹配终端。无论其传输介质是电缆还是PCB走线，都必须与终端匹配，以减少不希望的电磁辐射，提供最佳的信号质量。通常，一个尽可能靠近接收输入端的100Ω终端电阻跨在差分线上即可提供良好的匹配。
3 3.3V和5.0V电平信号的转换
在混合电压系统中，不同电源电压的逻辑器件互相接口时存在以下几个问题：
第一，加到输入和输出引脚上允许的最大电压限制问题。器件对加到输入或者输出脚上的电压通常是有限制的。这些引脚有二极管或者分离元件接到Vcc。如果接入的电压过高，则电流将会通过二极管或者分离元件流向电源。例如在3．3V器件的输入端加上5V的信号，则5V电源会向3．3V电源充电。持续的电流将会损坏二极管和其它电路元件。
第二，两个电源间电流的互串问题。在等待或者掉电方式时，3．3V电源降落到0V，大电流将流通到地，这使得总线上的高电压被下拉到地，这些情况将引起数据丢失和元件损坏。必须注意的是：不管在3．3V的工作状态还是在0V的等待状态都不允许电流流向Vcc。
第三，接口输入转换门限问题。5V器件和3．3V器件的接口有很多情况，同样TTL和CMOS间的电平转换也存在着不同情况。驱动器必须满足接收器的输入转换电平，并且要有足够的容限以保证不损坏电路元件。
基于上述情况，5V器件和3．3V器件是不能直接接口的。有些半导体器件制造厂家就推出了具有5V输入容限的3．3V器件，这种器件输入端具有ESD保护电路。实际上数字电路的所有输入端都有一个ESD保护电路，传统的CMOS电路通过接地二极管对负向高电压限幅，正向高电压则由二极管钳位。这种电路的缺点是最大的输入电压被限制在3．3V＋0．5V（二极管压降）以内（否则电流将流向3．3V电源）。而大多数5V系统输出端的电压可达3．6V以上，因此采用了这种电路结构的3．3V器件是不能与5V器件输出端直接接口的。如果采用相当于快速齐纳二极管的MOS场效应管代替上述钳位二极管，实现对高电压限幅，并且去掉接到Vcc（3．3V）的二极管，那么最大输入电压不受Vcc（3．3V）的限制。典型情况下，这种电路的击穿电压在7V～10V之间。因此，这种改进后具有ESD保护电路的3．3V系统的输入端可以承受5V的输入电压。为了防止在3．3V器件的输出端可能存在电流倒灌问题，还需要在输出端加保护电路，当加到输出端电压高于Vcc（3．3V）时，保护电路的比较器会断开电流倒灌通路，这样在三态方式时就能与5V器件相连。
分析各种逻辑电平信号的电特性（见表1），会发现有以下五种接口情况：
第一，相同供电电压的TTL器件驱动CMOS器件时，TTL器件的输出高电平可能达不到CMOS器件的输入高电平的最小值。3．3V TTL器件的VOH是2．4V，3．3V CMOS器件的VIH是0．8VCC（3．3V×0．8＝2．64V）；5．0V TTL器件的VOH是2．4V，5．0V CMOS器件的VIH是0．7VCC（3．5V）。为了可靠地传输数据，可以将TTL器件的输出端上拉。有些CMOS工艺制造的器件兼容 TTL电平，这样就可以与相同供电电压的TTL器件直接接口，不需要上拉。
第二，相同供电电压的CMOS器件驱动TTL器件，电平匹配，数据能可靠地传输。
第三，不同供电电压的TTL器件驱动CMOS器件时，TTL器件的输出高电平也可能达不到CMOS器件的输入高电平的最小值。3．3V TTL器件的VOH是2．4V，5．0V CMOS器件的VIH是0．7VCC（3．5V），电平不匹配；5．0V TTL器件的VOH是2．4V，3．3V CMOS器件的VIH是0．8VCC（2．64V），可以将5．0V TTL器件的`输出端上拉，达到电平匹配的目的。
第四，不同供电电压的CMOS器件驱动TTL器件时，在输入端具有5V容限的情况下，电平匹配，数据能可靠地传输。
第五，不同供电电压的TTL器件在输入端具有5V容限的情况下可以直接接口；不同供电电压的CMOS器件由于电平不匹配不能直接接口。
由以上分析可知，不同逻辑标准的电平信号一般是不能直接接口的。在只有少量信号需要电平转换的情况下，可以考虑上拉电阻或选择具有5V输入容限的器件，甚至可以考虑电阻分压降低输入电压的办法。对于大量信号需要电平转换的情况，为了可靠传输数据，可以采用双电压（一边是3．3V，另一边是5V）供电的双向驱动器来实现电平转换。如仙童半导体公司的74LVX4245、TI公司的SN74ALVC164245、SN74ALVC4245
等芯片，可以较好地解决3．3V与5V电平的转换问题。
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4 3.3V、5.0V电平信号与RS－232电平信号的转换
在TFT彩色液晶网络终端系统中，Intel PXA255微处理器有3个与16550标准兼容的UART端口，3．3V CMOS逻辑结构。终端外围设备一般都遵守RS－232C标准的串口，因此必须进行EIA－RS－232C与Intel PXA255电平和逻辑关系的转换。实现这种变换的方法很多，可用分离元件，也可用集成电路。目前较为广泛地使用集成电路转换器件，如MC1488、SN75150等芯片可完成TTL电平到串口电平的转换。MC1489、SN75154可实现串口电平到TTL电平的转换。MAX232／MAX232A、MAX3221／MAX3223 等芯片可完成多路3V～5V电平与串口电平的双向转换。在TFT彩色液晶网络终端系统中，串口多达8路，从价格和电路的复杂性等方面考虑，选用Intelsil公司的HIN232。HIN232的供电电压是5．0V，它的接收模块的输出管脚、发送模块的输入管脚的逻辑电平与TTL／CMOS兼容。
5 3.3V电平信号与LVDS信号的转换
Intel PXA255微处理器的LCD控制模块提供16位显示数据，行、场同步信号，象素时钟，输出使能信号。在TFT显示模式下，红色5位，绿色6位，蓝色5位。这些信号都是3．3V CMOS电平。国家半导体公司推出的DS90C385发送器，专用于将LVTTL和LVCMOS信号转换为LVDS数据流。在选用转换芯片时，一定要注意转换速率是否满足系统需要。
在今后的数字逻辑系统的设计中，会经常遇到混合逻辑电平的接口问题。只要深入理解各种逻辑电平的电特性，同时注意一些具体问题，例如转换速率等，就能设计出正确的接口电路，保证数据可靠传输。
篇9：混合逻辑电平的接口技术
混合逻辑电平的接口技术
摘要：介绍了3.3V和5.0V逻辑电平、RS-232C逻辑电平、LVDS信号的电特性，讨论了它们相互间的接口技术。关键词：接口 逻辑电平电源变换
在功耗低、体积小的便携式设备（蜂窝电话、PDA、笔记本电脑、数字相机等）的应用需求驱动下，越来越多的半导体器件采用低电压设计技术，很多半导体器件制造厂家纷纷推出3．3V和2．5V等一系列超低功耗集成电路。这样使很多低电压逻辑标准得以广泛应用。在新一代的银行终端、教育（www.xfhttp.com－雪风网络xfhttp教育网）终端等产品的设计过程中，为了降低成本、保持与终端外设的兼容性，还需要在同一系统中采用许多不同逻辑标准的器件，因此在同一系统中不可避免地存在不同供电电压的模块。如何解决不同的逻辑电平信号间的接口问题，就成了硬件工程师面临的关键技术。本文结合TFT彩色液晶网络终端的设计，详细介绍了几种逻辑电平信号的接口特性，并讨论了它们之间的接口技术。
1 DC／DC电源变换
传统的线性稳压器，如LM117系列都要求输入电压比输出电压高3V以上，否则不能正常工作，同时传统的线性稳压器转换效率低，发热量大，所以LM117系列已经不能满足低功耗小体积的'应用系统的电源设计要求。电池供电的便携式设备，对于电源转换效率和散热要求更高，所以必须寻求其他的解决方案。
TFT彩色液晶网络终端主板涉及大量的5．0V和3．3V逻辑信号，必须有5．0V和3．3V两个供电模块。为了与其它系列终端的外置电源兼容，这里采用国家半导体公司的LM2576从12V变换到5V，再采用MICREL公司的MIC5207(或Linear公司的LT1086)从5V变换到3．3V。
LM2576是基于开关电源技术的低电压输出单片集成电路，内置52kHz的振荡电路，仅仅需要4个外围器件，电源转换效率高达77％，输出电流最大可达3A，发热量小,电磁辐射小，可靠性高。
面对低电压电源的需求，许多电源芯片公司推出了低压差线性稳压器LDO（Low Dropout Regulator）。这种电源芯片的压差可以低至0．2V～1．3V，可以实现5V转3．3V／2．5V、3．3V转2．5V／1．8V等要求。生产LDO的公司很多，如ALPHA、LT(Linear Technology)、NI(National semiconductor)、TI等。低压差线性稳压器MIC5207特别适合手持的电池供电设备，它有一个与COMS、TTL电平兼容的使能控制引脚，便于关断电源降低功耗，其外围电路也特别简单。
2 各种逻辑电平信号的电特性
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